使用verilog语言实现交叉。将50 MHz分为1 Hz和5 Hz。

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嗨,请使用以下程序,您只需要更改N的值。当你使用它。要检查N的值,请参阅注释。该程序适用于任何时钟(包括奇偶校验)的完全分割。该计划已经过验证。
根据你的情况,你想获得1 HZ,N将需要5000万和5 HZ,N将需要1000万。
/ *******************************************************************************************作者:BobLiu电子邮件:shuangfeiyanworld @ 163
器件:EP2C8Q208C8工具:Quartus 8。
1功能:执行时钟的任意整数除法。版本:2012-1-9 v1。
0 *********************************************************************************************** / modulediv_N(inputCLK,// Clock CLK_div_N // N通过划分参考时钟获得。电缆[31:0]N = 20。// N是一个除法因子,N 2 2,通过将CLK除以CLK_div_N(舍入)来对N的值进行四舍五入/ *********************备用时钟生成1***************** / reg[31:0]cnt1; regCLK_div_N_1;总是@(posedgeCLK)beginif(N%2 == 0)//如果N是beginif(N == 2)//如果N是2 CLK // // CLK_div_N_1; elsebeginif(cnt1 = =(N-2)/ 2)begincnt1 = 0; CLK_div_N_1 =?CLK_div_N_1; endelsecnt1 = cnt1 + 1;(Cnt1 == N-1)cnt1 = 0; elsecnt1 = cnt1 + 1。if((cnt1 = 1)N-1).vertline。(cnt1 ==(N≥1)/ 2))CLK_div_N_1 =?CLK_div_N_1。在其他情况下努力/ **************************创建替代时钟2 ******************* / wireCLK0 =(N%2)?
(?CLK):0。//如果N为偶数,则等待时钟2(CLK_div_N_2)始终为0,即等待时钟reg[31:0]cnt2。regCLK_div_N_2;始终不需要@(posedgeCLK0)beginif(cnt2)。== N-1)cnt2 = 0; elsecnt2 = cnt2 + 1。IF((CNT2 == N-1)||(CNT2 ==(N-1)/ 2))=?CLK_div_N_2 CLK_div_N_2。结束/ *************************生成时钟分割结束**************************** / assignCLK_div_N = CLK_div_N_1 | CLK_div_N_2;结束模块-BobLiu原创

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